国际半导体技术发展路线图２００８年更新版综述（一）

四十多年以来，半导体工业最明显的特征之一，就是它的产品的更新换代非常迅速。重要的改进趋势以及每种趋势的典型范例如表A所示。绝大部分的改进和提高都是由一个重要特征决定的，即：制造集成电路的最小尺寸可以不断地呈指数性地迅速缩小。显然，我们最常引用的趋势就是集成度，也就是通常所说的摩尔提出来并以他的名字命名的“摩尔定律”（每个芯片上的元件数量大约每隔24个月增加1倍）。对于社会来讲，最为重要的发展趋势是降低单位功能的成本，使人们可以享用到更多的计算机、电子通讯产品和消费电子产品，从而大幅度提高了劳动生产率和人们的生活质量。

所有上述改进趋势，有时候被称为“按比例缩小趋势（scaling）”，已经通过巨额研发投资实现。在过去的三十年中，投资需求的不断增长促进了工业界的联盟，并促进了大量的研发合作、协会和其它种种合作形式的诞生。为了指导这些研发项目，美国半导体工业协会（the Semiconductor Industry Association，SIA）发起编写了美国国家半导体技术发展路线图（National Technology Roadmap for Semiconductor，NTRS），共发表了1992年、1994年和1997年三个版本。在1998年，由美国半导体工业协会提议，邀请了欧洲、日本、韩国和中国台湾地区等国家和地区的人士参加，对路线图进行了更新，最终形成了1999年的第一版国际半导体技术发展路线图（The International Technology Roadmap for Semiconductors，ITRS）。在此之后，国际半导体技术发展路线图在每偶数年份进行更新，每单数年份进行全面修订。ITRS的整体目标是提供被工业界广泛认同的对未来十五年内研发需求的最佳预测。因此，对公司、研发团体和政府都有指导作用。路线图对提高各个层次上研发投资的决策质量都有重要意义，并且帮助将研究方向引导至最需要突破的领域中去。

从路线图文件的发展来看，可以很明显地感觉到，路线图的编纂是一个动态的过程。路线图反映了半导体工业正在从几何尺寸的按比例缩小（geometrical scaling）向等效的按比例缩小（equivalent scaling）的方向上发展。几何尺寸的按比例缩小（例如根据摩尔定律的按比例缩小）已经在以前的三十年中成为业界的指导目标，并将继续在芯片制造的很多方面起着指导作用。等效按比例缩小的目标，例如通过创新设计、软件解决方案和创新的工艺改进性能，将继续指导半导体工业在这个十年期和未来十年的发展。自从2001年以来，路线图通过引入新的章节，例如“系统驱动”（2001年）、“新兴器件研究”和“用于无线通信的模拟/混合信号技术”（2005年），以及2007年的“新兴材料研究”，来更好地反映半导体工业的这一趋势。2008年的更新版将开始讨论关于能源的课题。

自从1992年开始制订这个路线图的时候，就有一个基本的假设：微电子器件可以继续按比例缩小并进而降低单位功能的成本（历史上每年大约为25%-29%），同时扩展半导体集成电路的市场（历史上平均每年17%左右，但是最近由于发展不断成熟，增长速度开始放慢）。这样，这个路线图就在一个挑战中诞生：究竟需要研发出什么样的技术才能继续沿着摩尔定律指引的方向前进？

为满足新客户不断增长的需求，半导体工业界不断开发出新的和更强功能的器件，因此，为了能够正确地描述半导体工业持续演进的方方面面，2008年的ITRS更新版讨论了“功能多样化（Functional Diversification，即‘More than Moore’）”的概念。这个“More than Moore”的新的定义讨论了无法根据摩尔定律按比例缩小，但是却能够以不同方式为终端客户提供附加价值的新兴的器件类别。“More than More”的方法通常可以实现非数字功能（例如，RF通信、电源控制、无源元件、传感器、驱动器）从系统板级到特定的封装级（SiP）或芯片级（SoC）转化的可能的解决方案，并最终实现层叠芯片SOC（Stacked Chip SOC，SCS）。

预计在下一个十年期的末期，将需要通过引入多种新型器件来增强CMOS工艺的能力，并希望能够实现超越CMOS器件的某些性能。然而，这些新器件很可能无法拥有CMOS器件的全部性能，因此，预期芯片级或封装级的异质混合集成将能够在CMOS芯核周围集成这些新的功能。

来自美国、欧洲、日本、韩国和中国台湾的半导体专家们的不懈努力使得2008年版的路线图继续成为指导半导体界研发方向的权威论述，引导半导体技术和集成电路市场继续不断地飞速发展。

1特殊的一节：

ITRS中关于能耗的讨论

由于全球二氧化碳排放越来越引起大家的重视，因此，能耗正在成为近年来越来越重要的公共课题。由于半导体电子器件广泛地应用于能量的收集、转换、存储、传输和消耗/使用，因此，ITRS开始对能耗问题加以特别的关注，是理所当然的。总之，ITRS文献记录了这个令人印象深刻的发展趋势，而且更加重要的是，它设定了未来电子器件的能量效率的激进的目标，例如，计算能量/操作（每个逻辑单元以及每个存储器比特状态的变化）。最详细的目标与半导体材料、工艺和器件工艺直接相关，形成了集成电路制造和元件技术的基础。

在下一层次，ITRS讨论了集成电路的设计和它的系统驱动因素。在ITRS的“设计”和“系统驱动”这两章，从几年前开始，对设计技术有直接影响的能耗因素越来越多。功耗现在是对芯片设计的主要限制之一，ITRS已经将其确定为过去5年之内最为困难的3个挑战之一。漏电流功耗，包括它的离散性，也成为未来15年内显著的长期威胁和关注焦点。与能耗相关的挑战是基于世界范围内越来越广泛应用的IT设备。

除了改善基本元件（即开关、线和存储器的位）和它们组成的电路的的效率之外，使用先进的半导体技术对电路应用本身的能耗情况也有很大的积极作用，这体现在改善它们控制的终端设备系统的能耗效率上。例如，微控制器、信号处理器和电源/电池管理电路，对通信系统、家用电器、运输工具（例如汽车）、工业机器等的能效改善来说，都是非常重要的。

ITRS还讨论了在半导体制造中如何尽可能降低能量的消耗。特别地，“工厂集成”和“环境、安全与保健”这两章，提出了进一步降低能耗和减少制造集成电路的资源消耗的目标，增加IC制造的环境友好性。在2008年，工厂集成技术工作组同意使用“等候时间的浪费和设备输出的浪费”作为定义路线图减少浪费的最初的两个高层次指标。

下一个目标是在2009年的ITRS更新中加入这两个减少浪费的路线图指标。他们指出：“将浪费情况系统地可视化，预期将帮助搞清楚材料和能量的使用情况。需要建立如何确定高层次指标的起始点/基础值和反馈机制的战略”。

类似地，2008年“前端工艺”技术工作组报告说：“考虑到当前的全球能源和环境情况，我们认识到，前端工艺的技术发展不仅受到提高电路密度和速度的需求的驱动，而且还受到节能减排、减少制造废料的需求的推动。逻辑电路晶体管使用了高κ栅/金属栅工艺，这在实现了更快速度的同时，还降低了漏电流和功耗。最终，功耗和性能将推动向全耗尽绝缘衬底上的硅（Fully Depleted Silicon-On-Insulator，FDSOI）和多栅（MG）晶体管结构发展。正如2007年版路线图所指出的，业界将继续努力降低化学品和材料的消耗和浪费。例如，将使用更加稀释的溶液用于清洗步骤。此外，“前端工艺”技术工作组将继续和“工厂集成”技术工作组一起努力，来找出能够在不加工晶圆时即可进入“休眠”模式的节能的工艺设备。当然，“休眠”的概念和其它节能模式的概念都是源于电路设计的。2008年的ITRS术语表中介绍了关于“设计的等效按比例缩小”的技术：

·设计的等效按比例缩小（与等效的按比例缩小和持续的几何尺寸按比例缩小同时发生），它指的是能够实现高性能、低功耗、高可靠性、低成本和高设计生产率的设计技术。

● “例子包括（但不限于）：考虑离散性的设计、低功耗设计（睡眠模式、冬眠模式、门控时钟、多Vdd技术等）；以及同质和异质多核SOC架构”。

● 讨论了能够应对功耗和性能折中的、可量化的、与满足“More Moore”功能性需求相关的特殊设计技术的需求，可能也会推动“More Moore”的架构功能性，作为功耗及性能需求的解决方案的一部分。

最后，在接近路线图15年时间框架的边界时，ITRS预期超越CMOS的器件可能会极大地扩展信息技术的能量效率。作为这个领域的工作的一部分，“新兴器件研究”技术工作组总结了2008年虚拟浸没架构（Virtual Immersion Architecture，VIA）论坛的结论：“一个关注的领域是：VIA应用的不断扩展，正在推动全局能耗的大幅度增加。这对每单位能量的更大的计算吞吐率的强调不仅适用于桌上型设备，也适用于手持设备。在手持式应用中，几乎没有什么能量能够用于信息处理，如果希望实现更广泛的应用，那么需要每焦耳的能量能够实现更高的性能。这些趋势意味着在一些合适的指标下，计算性能必须要在2020年之前增加1-2个数量级。这提出了如何实现每焦耳能量可获得的最大性能的问题，并期望能够构建信息理论和热力学之间的理论联系。作为估算，对4指令单比特处理器的基本原理分析显示，目前的CMOS技术和古典运算架构所实现的操作效率低于30%。能够自适应工作负载以实现高能效操作的架构可能能够提供每焦耳能量实现更高性能的替代性方法。”

ITRS将继续沿上面列出的方向努力工作，勤奋专注于与能量相关的问题，并将继续对世界面临的能耗挑战作重要的贡献。

2路线图技术特征总表-2008年更新

2.1 概要

在国际半导体技术发展路线图（ITRS）的技术特征总表（Overall Roadmap Technology Characteristics，ORTC）这一节提供了源自ORTC产品模型的指导，同时还合并了来自ITRS技术工作组表格的数据。

在2008年更新中，ORTC表中的指标值在每个技术工作组的表中有更详细的记录。2008年OTRC更新综述中的信息强调了当前半导体技术的快速的进步。

在工业界中，不同的公司公开发表的有关它们的“技术节点”的进展和时间表所造成的混淆，将会继续存在，这些有关“节点”的定义和ITRS的定义和目标可能会相同，也可能会不同。对ITRS来说，工业技术进步的步伐调整与合作，以及业界的沟通，将是一个严峻的挑战，而近来将历史上的尺寸按比例缩小和“等效的按比例缩小”（例如：铜互连、形变硅、金属栅、高κ栅介质、全耗尽SOI、多栅晶体管等技术）的解决方案进行折中的趋势，使得这个问题变得愈发复杂化。

随着市场和公司媒体试图描述并将“设计等效的按比例缩小（Design Equivalent Scaling）”和超越CMOS的“新兴器件”、“新兴材料”的可能的解决方案与它们各自章节的内容建立起联系，并跨工作组在“工艺集成、器件和结构”和“前端工艺”之间建立起模型，对技术进步的跟踪将变得越来越复杂。已经在2008年路线图更新中加入了新的定义（除了2007年路线图已有的“More Moore几何和等效按比例缩小”和“More than Moore功能多样化”等内容以外的新定义），以便开始讨论这些新的“More Moore”和“More than Moore”解决方案的定义。

2.2 2008年更新注释

下面的注释强调了每组表格之间的关键的更新内容。

2.2.1 表1a和1b “产品代和芯片尺寸模型技术趋势目标”

闪存非接触多晶半节距和2007年ITRS数据相比未发生变化，并且以2007年为起点以3年为周期而变化；MPU接触的M1半节距自从2007年版ITRS以来一直没有变化，并且继续以2.5年为周期发展，直至2010年/45 nm，而在ITRS时间框架之内的剩余时间（2022年）以前，转变为3年的技术周期；DRAM M1接触的半节距有所修改，这是基于2007年PIDS（工艺集成、器件和结构）技术工作组的调查建议，它指出：DRAM M1接触半节距将以2.5年为技术周期，直至2010年/45 nm，然后回到3年的技术周期（非接触M1）。

2008年ITRS更新版的最重要的改变是对ORTC表1a和表1b的物理和印制栅长趋势的修改。来自“PIDS”和“FEP”工作组的调查数据显示，最终物理栅长的缩短的步伐和以前预期的趋势相比，已经大幅度放慢，因此，导致2008年的ITRS更新表的很多变动。

●在2007年以后，MPU物理栅长已经算作3.8年的技术周期，以便和PIDS调查数据能够有最好的拟合；

●MPU印制栅长是基于“光刻”技术工作组的建议：在2007年为1.6818印制栅长/物理栅长比，与MPU/DRAM半节距相同；

●ASIC低运行功耗印制栅长调整为3.8年/周期，和MPU高性能印制栅长一致，同时还和新的光刻技术工作组的可变的印制栅长/物理栅长刻蚀比一致；

●ASIC低待机功耗物理栅长增加作为新的ORTC数据项；

●MPU高性能可变的印制栅长/物理栅长刻蚀比也增加作为新的ORTC数据项（和2007年ITRS的固定比例相对应）；

●物理和印制栅长的变化的影响包括在新增的“PIDS”和“FEP”以及“光刻”技术需求表及其注释的细节中。在2008年更新中，将使用“移动和插值法”生成数据栏。

●能够影响更新的更加强健的FEP、PIDS和设计模型将在2009年ITRS路线图更新中，包括“等效的按比例缩小（下一代金属栅和栅高κ介质、FDSOI、多栅晶体管）”的折中和对未来的“等效的按比例缩小”技术的时间表，作为性能和电源管理的可能的解决方案。

2.2.2 表1c-1j “产品代（DRAM、闪存、MPU/ASIC）和芯片尺寸模型技术趋势”

2007年 ORTC MPU技术趋势和产品模型表没有变化。因此，来源于这些模型的ORTC表1c-1j都没有变化。然而，由于对DRAM M1进行修改以和2007年-2009年MPU 2.5年/技术周期的目标一致，因此，对DRAM单元尺寸、功能密度和芯片尺寸目标进行了微小的修正。

在2008年更新中，ORTC表2-表7的修订来源于对技术工作组表的相应修改，并且将各个不同的数据项合并到ORTC表中。下面给出了与技术工作组相关的ORTC表的评述。

2.2.3 表2a和2b “光刻场和晶圆尺寸趋势”

光刻场尺寸的趋势和2007年的ITRS数据相比，并无变化。国际路线图委员会（International Roadmap Committee，IRC）指出：晶圆代目标（450 mm晶圆预计将在2012年开始引入，持续11年）并无变化，但是IRC评述说，不同的产品组的量产快速提升的速度不同，分别在2012年-2016年之间实现。必须要指出的是：已经出现了很多重大进展，并且在半导体制造商和供应商之间正在进行对话，以评估300 mm和450 mm技术代之间的标准和生产率改进方案。对不同方案的经济分析也将继续，以考察需要的研发成本、优势、投资回报和资助机制分析和建议。

2.2.4 表3a和3b “封装后芯片的性能：压焊块和管脚数”

I/O和电源/地的内部芯片压焊块的数量保持未变（对高性能MPU来说，I/O和电源/地的比例为2:1；对高性能ASIC来说为1:1。）在2007年ITRS中，经过对在后端装配和封装工业的评估，“装配和封装”技术工作组增加了它们的数值目标和最高引脚数的目标，同时，还增加了封装成本的压力。

2.2.5 表4a和4b “芯片的性能和封装：压焊块，成本”

“装配和封装”技术工作组对压焊块节距的目标进行了调整。根据“装配和封装”技术工作组，每个引脚的成本不变，反映了“装配和封装”技术工作组对成本方面的困难和挑战的估算和相应。

2.2.6 表4c和4d “芯片的性能和封装：频率和片上布线层数”

在2007年ITRS路线图中，“装配和封装”技术工作组从ORTC中取消了“芯片-电路板（片外）频率”这一项，以避免和设计/工艺集成（PIDS）片上频率目标（见“装配和封装”技术工作组的片外频率表）。设计/PIDS期望的片上频率目标和2007年ITRS相比仍然未变，它已经修改为较慢的平均8%的年均增长率（而2005年和2006年为17%的增长率）。8%增长趋势的预测是从设计技术工作组的调查和设计技术工作组提供的2007年产品性能模型中得到的。PIDS技术工作组现在正在调查新的设计技术工作组频率趋势驱动因素，并将其加入到2008年和2009年ITRS模型工作中去。“互连”技术工作组未改变片上布线层的层数，这反映在ORTC的数据项中。

2.2.7 表5a和5b “电学缺陷”

当前，ORTC MPU数据并未改变，但是DRAM缺陷密度目标在2007年路线图中进行了更新，这是因为2007年-2009年DRAM M1目标的变化以及相应的芯片尺寸的变化。对缺陷密度目标进行了调整，以反映2008年更新版由于DRAM单元面积和芯片尺寸调整导致的“成品率提高”技术工作组模型和在2007年-2009年间趋势的变化。同时，还加入了闪存技术的缺陷密度目标，并加入了闪存的掩模版层数的数据项。

2.2.8 表6a和6b “电源和功耗”

PIDS技术工作组修订了高性能和低运行电源电压的Vdd目标。“装配和封装”技术工作组修订了每平方厘米芯片的最大功率目标，以及相应的最大瓦数的变化（对特殊产品的最大量产初始芯片尺寸，由ORTC表进行计算得来，这和表1中的ORTC芯片尺寸模型中的恒定目标相比，没有变化。）

2.2.9 表7a和7b “成本”

单位功能成本的“自顶而下”的半导体市场驱动因素模型自从2007年版的ITRS发表以来，未出现变化。存储器和逻辑电路的成本目标描述了保持经济的半导体器件生产率趋势的历史需求，即：在路线图时间框架内，保持单位功能成本每年-29%的复合年均下降速度。

在不断增加的封装成本面前，保持单位功能成本的生产率趋势，加上由于不断变慢的技术周期（3年相对于2年）造成的不断变慢的产品功能密度和设计因子的提高，导致了工业界过大的经济方面的困难和挑战。